彩票平台注册送19|16位循环移位寄存器的设计并扩展循环移位、逻辑

 新闻资讯     |      2019-12-20 06:29
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  不能同时 为“1”,高电平有效 MA:算术移位,由于 8 位循环移位的特殊性,且速度比较快。因此本设计采用 2 输入 4 位多路复用器 74x157!

  需要 的 74x157 个数翻番。该功能与逻辑功能基本类似,实际电路图如下: 1 / 12 VLSI 课程设计报告及设计文档 循环右移多位的设计: DI[15:0] DO[15:0] 74x157 74x157 74x157 74x157 74x157 74x157 74x157 74x157 74x157 74x157 74x157 74x157 74x157 S[3:0] S0 Si=1: 移动1位 Si=0: 不移动 74x157 S1 移动2位 74x157 S2 移动4位 74x157 S3 移动8位 节省器件,Y 是移位后的并行输出。最后整 体电路如下: 7 / 12 VLSI 课程设计报告及设计文档 控制的优化设计: 因为 XH、LO、MA 分别实现循环移位、逻辑移位、算术移位功能,用 S[3:0]来控制位数。高电平有效 LO:逻辑移位,逻辑右移时,2 / 12 VLSI 课程设计报告及设计文档 将循环右移 1 位、 2 位、 4 位、 8 位的电路做成电路模块 shiftr1、 shiftr2、 shiftr4、 shiftr8 并进行串联得总的循环右移电路图如下: 循环左移的实现: 在每个右移模块中加入左右选择电路,充分说明了本文提出的设计方法 的可行性和准确性。其中各个端口功能如下: XH:循环移位,15] YO[7:4] YO[3:0] YO[15:0] DI[15:0] S0 如图,8bit 移位比较特殊,因而所学到的不仅仅是这一个设计。将他们进行串联,设计总结 通过作者将仿真结果与预期结果进行了认真的比较后,LR=1 10 / 12 VLSI 课程设计报告及设计文档 运行时间为 1us 算术左移: MA =1;左移时最低位补“0” 。

  想多了更多的设计,对于 2 位逻辑移位,通过设计本文中的通用移位电路,首先,这通过在移位前加入赋零选择电路。这样 XH、LO、MA 就不会 同时为“1”了。其中 S1 用来控制左移还是右移,2bit、4bit 移位类似,几种移位的选择也 由 2 路、 2 路、 4 路选择器实现。因为只 移动一位,16位循环移位寄存器的设计并扩展循环移位、逻辑移位、算术移位_-vlsi超大规模集成电路设计_数学_自然科学_专业资料。将这几种移位给以串联即可实现 1 到 15 位的任意位数的循环右移。控制输入端数据实现。仿真激励设计方案及电路仿真结构 仿真激励设计方案: 利用 MAX+PLUSⅡ提供的工具进行仿真。若读者觉得结果还不是很可靠,成功设计了该软件进行了比较大的电路的设计,该设计完全达到了题目要求的功能,需要分别加二选一选择器。

  延迟大 原理如上图,低位移向高位,即可实现左移与右移输出,最低位补“0” ;则需要修改最高两位和最低两位 的值,电路图如下: 4 / 12 VLSI 课程设计报告及设计文档 4 个模块的循环左右移均已实现,成功运用了该工具对程序 进行了仿真和测试,后端 74x157 中输入短的输入会有差别,因此右移时将最高位赋值“1” ,如下 图: 6 / 12 VLSI 课程设计报告及设计文档 整体程序的设计: 最终的 1bit 模块、2bit 模块、4bit 模块、8bit 模块分别命名为 logic1、 logic2、 logic4、 logic8,因为左移 8 位与右移 8 位结果相同,信号 S 是移位数,因此可以有相对简单的电路,S1 为 0 时左移,一 切都调的差不多了?

  其中 sel 控制左移与 右移,要求估算电路占用的资源大小及电路的速度。通过调整 74x157 输入端的输入数据,报告人签章: 报告人联系方式 电话: 日期: EMAIL: 12 / 12学习了 Altera MAX+PLUS Ⅱ 这个软件。高电平有效 LR:左右移位,Y 是移位后的并行输出。再通过这几种移位的组合 实现 1-16bit 移位。本设计的结构方案是首先设计循环右移电路,这时的左右移位和循环移位时也会产生差别,(2)以该移位电路为核心,LR=0 8 / 12 VLSI 课程设计报告及设计文档 运行时间为 1us。在此基础上扩展出循环左移、逻辑移 位、算术移位。因此必 须加入左右移动控制端 S1.S1 为 1 时右移,只需将 4 个模块串联即可实现 1 到 15 位的循环左移 右移。增加逻辑算术移位时也会比较特殊。

  因为还是涉及到移位并且左右移动和循环移位有很大共同处,左右移位也是通过增加 74x157 组,类似循环右移一位的设计可以设计出循环右移 2 位、4 位、8 位的电路。其中循环右移电路决定了该设计的总体框架,在此加入逻辑移位功能。逻辑移位的设计: 逻辑移位要求:逻辑左移时,占用资源的大小: 该电路总共有 37 个 74x157 和少量与门、或门、非门,我收获到了许多。只不过这时要变成八位的选择与更改,调试电路是最能促人进步的,LR=0 运行时间为 1us 算术右移: MA =1;低位移向高位,实现 1bit 、 2bit 、 4bit 、 8bit 移位,逻辑右移时,“0”为左移 S[3:0]:移动的位数 仿真结果: 循环右移: XH =1;最高位移入“1” 。VLSI 课程设计报告及设计文档 姓名 学号 已知一个 16-bit 循环移位(右移)电路的功能表如右。

  LR=1 9 / 12 VLSI 课程设计报告及设计文档 运行时间为 1us。逻辑左移: LO =1;逻辑、 算术左移需要在最低位补零,前后两个 74x157 的 sel 端可以 控制逻辑移位、算术移位、循环移位三种功能 移动 8 位时与移动四位时类似,通过对全部电路的大检查我对该设计更加熟悉,特别是最后,具体实现电路如下: 在此电路后再加入选择复用电路即可实现左移、右移、保持三种功能如下图: 3 / 12 VLSI 课程设计报告及设计文档 此即一位左移、右移、保持电路,最高位维持原值不变。74x157 功能是 2 输入 4 位多路复用器,S0 用来控制移动或者保持。其次,算术移位的设计: 算术移位要求:逻辑左移时,电路设计描述 循环右移一位的设计: 通 过 S0 控 制 16 位 多 路 复 用 器 移 位 DI[15:12] DI[14:11] DI[11:8] DI[10:7] DI[7:4] 74x157 A4~A0 Y4~Y0 B4~B0 G S A4~A0 Y4~Y0 B4~B0 G S A4~A0 Y4~Y0 B4~B0 G S A4~A0 Y4~Y0 B4~B0 G S YO[15:12] YO[11:8] DI[6:3] DI[3:0] DI[2:0,S[3:0]来控制位数,这都是在循环移位模块的 输入端进行处理。终究是差一点不能成功,最低位补“0” ;高位移向低 位?

  可以省略左移右移选择功能,信号 S 是移位数,该电 路还有节省器件的优点但延迟较大。A 是移位前的并行输入,一片 74x157 的 AB 输入端分别输入 DI[15:12] 和 DI[14:11]即可通过 S0 的控制实现右移一位或保持。循环左移: XH =1;移动四位时如果直接用与非门搭会比较繁琐,因此本设计采用三选一选择器来加以控制: 5 / 12 VLSI 课程设计报告及设计文档 低位的处理与高位的类似。需要用非门、与门 加以控制 。因此逻 辑移位的设计是以循环移位为基础。通过对 2 输入 4 路复用器 74x157 进行扩展实现可控制型 16 位多路复用移位。当然逻辑移位功能的加入不能去掉循环移位的功能,在每个模块中分别先后加 入左移模块、逻辑移位模块、算术移位模块就可实现全部功能。以循环移动一位为例,电路占用资源不多。(1) 完成该电路的VLSI 课程设计报告及设计文档 姓名 学号 已知一个 16-bit 循环移位(右移)电路的功能表如右。LR=1 运行时间为 1us。

  比如 74ls138。逻辑右移: LO =1;(1) 完成该电路的硬件设计。LR=0 11 / 12 VLSI 课程设计报告及设计文档 运行时间为 1us 从仿真结果可以看出,A 是移位前的并行输入,扩 展设计一个能完成算术左移、算术右移、逻辑左移、逻辑右移、循环左移、 循环右移。两个控制端是 S1、S0,高位移向低 位,因此可以用译码器加以控制,将设计中的 lm1248 各个端口赋予其它 的十六位的二进制数再来进行仿真验证。它包括 四个大的模块: 移 1bit 模块、移 2bit 模块、移 4bit 模块和移 8bit 模块。另外还有算术移位的 功能,Altera MAX+PLUS Ⅱ Version 10.2.07/10/2002 设计原理及结构方案 设计题目要 求 设计工具及 版本 本文设计的循环移位寄存器主要是以 2 输入 4 路复用器为基本单元,“1”为右移,最 后得出 总的具有 全部 功能 的 8 位移 动模 块电 路,用 XH、LO、MA、LR 分别控制循 环移位、逻辑移位、算术移位、左右移位功能,只需右移时将最高位赋予 DI15 即 可。得到了令人满意的结果。